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BFL

Engl. Abk. für buffered FET logic, gepufferte FET-Logik. Variante der MESFET-Tech nik zum Aufbau extrem schneller Logikgatter. Die B. ist eine Transistor-Transistor-Logik für digitale Gallium-Arsenid-IS, d. h., in einem B.-Gatter werden sowohl als Schaltelemente als auch als Lastelemente integrierte GaAs-FET verwendet, die als Deple-tion-Transistoren arbeiten. Ein B.-Gatter erfordert zwei unabhängige Versorgungsspannungen VDD und Vss und einen Pegelumsetzer zur internen Verschiebung des Spannungspegels, so daß ein Inverter aus mindestens 7 Funktionselementen besteht. Der Ausgangstreiber besteht aus dem Source-Folger Vs und der Stromquelle VQ und sorgt für eine niedrige Ausgangsimpedanz. Da die Drain-Spannung positiv ist, jedoch eine negative Ausgangsspannung benötigt wird, um das Gate des nächstfolgenden Gattereingangs ansteuern zu können, wird der Gleichspannungspegel von den drei Schottky-Dioden V? um jeweils 0,8 V abgesenkt. Dadurch wird der Pegel nach negativen Spannungen hin verschoben, so daß am Ausgang Z ein invertierter Impuls mit geeignetem Pegel vorliegt (Transistor VQ dient als Stromquelle für die Dioden und den gesamten Ausgangstreiber). B.-Gatter sind extrem schnelle Logikbausteine und erreichen Gatterverzögerungszeiten zwischen 50 und 80 ps. Sie haben jedoch eine hohe Gatterverlustleistung PD > 3 mW, wobei 80 % der Leistung im rechten Teil des Gatters umgesetzt werden. Wegen des hohen PDP-Werts > 1 pJ ist die B. nicht für LSI-Schaltungen geeignet. MSI-Labormuster (Daten- und Wortgeneratoren mit etwa 600 Funktionselementen je Chip) arbeiten mit Bitraten bis 5 Gbits und sind mindestesn lOfach schneller als vergleichbare Silicium-IS (Gigabit-Logik).

 

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