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DCFL

Engl. Abk. für directly coupled FET logic, direkt gekoppelte FET-Logik. Variante der MESFET-Technik zum Aufbau extrem schneller Logikgatter. Die D. ist eine Transistor-Transistor-Logik für digitale GaAs-IS, d. h., in einem D. -Gatter werden integrierte GaAs-FET sowohl als Schaltelemente (Enhancement-Transistoren) als auch als Lastelemente (Enhancement- oder Depletion-Transistoren) verwendet. Die grundlegenden Vorteile gegenüber BFL und SDFL bestehen darin, daß nur eine Versorgungsspannung VDD erforderlich ist und ein D. -Gatter sehr einfach aufgebaut ist: Ein 2faches NOR-Gatter z. B. besteht aus zwei parallelen Schalttransistoren, die auf einen Lasttransistor oder Lastwiderstand arbeiten. Dadurch wird eine hohe Packungsdichte erreicht. Nachteilig ist, daß wegen der Verwendung von Enhancement-MESFET nur ein sehr geringer Logikhub g 0, 5 V erzielt wird, da die Spannung am r Gate +0, 7 V nicht überschreiten darf (Durchbruchgefahr). Sie erfordern sehr dünne Schichten für den Kanal (slOOnm); das stellt hohe Anforderungen an die Herstellungstechnologie und die Homogenität der Dotierung und reduziert die Ausbeute. Wegen der sehr niedrigen Gatter-Verlustleistung (PD = 50... lOOW) sind D. -Schaltun-gen in Enhancement-Depletion-Technik für LSI-Bauelemente (LSI) hervorragend geeignet: In Halbleiterspeichern (statische 16-Kbit-RAM) konnten bisher über 100000 Funktionselemente (FE) integriert werden. Aufgrund der geringen Gatter-Verzögerungszeit von

 

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