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Enhancement-Depletion-Technik

Engl., A nreicherungs- Verarmungs- Technik. Abk. ED- bzw. ED-Technik. Depletion-Load-Technik (engl., Verarmungs-Last-Technik). Unipolare Schaltungstechnik, bei der als Schaltelemente Enhancement-Transistoren (FET) und als Lastelemente Depletion-Transistoren (FET) verwendet werden. Die E. ist in Kombination mit der Silicon-Gate-Technik zur wichtigsten Schaltungsausführung von modernen Silicium-MOS-Schal-tungen geworden (MOS-Technik) und wird gegenwärtig bei fast allen n-Kanal-MOS-Bauelementen (^ NMOS-Technik) mit hohem und höchstem Integrationsgrad (LSI; VLSI) angewendet, z. B. bei Halbleiterspeichern und Mikroprozessoren. Sie bietet gegenüber der älteren EE-Technik, bei der nur Enhancement-FET vorhanden sind, folgende Vorteile: Der Einsatz eines Verarmungs-FET als Lasttransistor verbessert die dynamischen Eigenschaften und Parameter sowie die Störsicherheit erheblich. Das günstigere Layout eines ED-In-verters bzw. -Gatters führt zu einer höheren Packungsdichte und einer geringeren Gatter-Verlustleistung. Es wird TTL-Kompatibilität (Kompatibilität) erreicht. Die Fertigungstechnologie ist allerdings aufwendiger und erfordert grundsätzlich den Einsatz von Implantationsverfahren zur Schwellspannungseinstellung.

 

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Enhancement-Transistor

 

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